作为硅深反应离子刻蚀（Si DRIE）的事实标准，博世工艺在MEMS及TSV量产领域得到了广泛应用。然而，受其反应原理所限，侧壁必然会产生被称为“扇贝纹”（Scallop）的周期性凹凸结构。随着3D封装与微细TSV技术的快速普及，扇贝纹已成为直接左右器件可靠性的最关键课题。本文将基于行业数据，系统解析博世工艺的基本概念、扇贝纹产生机理、对器件性能的影响，以及扇贝纹优化方案与刻蚀速率之间的权衡关系（Trade-off）。

博世工艺是由德国罗伯特·博世公司（Robert Bosch GmbH）开发的硅深刻蚀技术，现已确立为DRIE领域的事实标准。具体而言，该工艺通过交替重复使用SF₆（六氟化硫）等氟基气体的各向同性刻蚀步骤，以及使用C₄F₈（八氟环丁烷）等气体的碳氟化合物聚合物薄膜（钝化保护膜）沉积步骤，从而实现高深宽比垂直沟槽或通孔的加工。

然而，正是这种“交替进行刻蚀与沉积”的反应机制本身，导致沟槽侧壁必然会形成周期性的凹凸结构，即“扇贝纹”。这是该工艺原理上无法完全避免的现象，因此只要采用博世工艺，就必须具备纳米级的控制技术。

3D封装与微细TSV的迅速普及

随着AI、5G及高性能计算（HPC）需求的爆发式增长，利用硅通孔（TSV）垂直连接多个裸片的3D-IC技术正在加速普及。TSV的直径与间距持续微缩，甚至出现了节距（Pitch）在20µm以下的下一代设计（参考来源 ：Mordor Intelligence）。

预计全球TSV技术市场将以22.5%的复合年增长率（CAGR，2026–2035年）高速扩张，目前中等孔径TSV（5–10µm）占据着最大的市场份额。（参考来源 ：Global Market Insights）。随着通孔（Via）进一步微细化，数百纳米量级的扇贝纹在通孔有效孔径和侧壁表面积中所占的比例相对增大，纳米级的扇贝纹控制技术将直接决定企业的市场主导权。

基于SEMI标准的国际化质量规范

SEMI（国际半导体产业协会）的“3D Packaging & Integration”委员会发布了多项TSV相关标准规范，例如定义TSV几何测量术语的“SEMI 3D1”，以及作为CMP与微凸块（Microbump）工艺指南的“SEMI 3D6”等（参考来源：SEMI Standards）。这标志着TSV侧壁形貌（Profile）控制已正式升级为贯穿国际供应链的客观质量准则。

电气可靠性下降与漏电流增加

在制作沟槽栅MOS（Trench MOS）结构时，侧壁凹凸尖端极易发生电场集中，从而导致漏电流增加及击穿电压下降。在硅p-i-n二极管的研究中也已证实，扇贝纹造成的侧壁损伤会恶化少子寿命（Minority Carrier Lifetime）及耗尽层宽度等关键参数（参考来源：OSTI ）。

TSV成型中的孔洞（Void）与薄膜沉积缺陷

在TSV内部进行铜电镀的工艺中，必须沉积绝缘层、阻挡层和种子层（Seed Layer）。如果扇贝纹过大导致侧壁粗糙，溅射成膜时便会产生阴影效应（Shadowing Effect），造成种子层极度变薄甚至断裂。最终在电镀铜时会形成孔洞（Void）或接缝（Seam），进而引发电阻增大，并在热应力作用下导致界面剥离或微裂纹（参考来源：Nature Scientific Reports）。

博世工艺中决定扇贝纹尺寸的核心因素是“硅刻蚀步骤的持续时间”。刻蚀时间越长，各向同性的侧向刻蚀量（Side Etch）就越大，扇贝纹也随之增大。

从理论上讲，将刻蚀与沉积的气体切换周期极致高速化，即可在纳米级别抑制扇贝纹的生长。然而，一旦提高气体切换频率，腔室内的气体置换时间以及等离子体稳定化的开销（Overhead）便会相对增加，从而面临净刻蚀速率下降的物理权衡问题（参考来源：京都大学报告）。

此外，高速气阀的频繁开闭与等离子体匹配器（Matcher）的连续高频响应，会对量产设备的硬件施加过大负荷，并带来维护频率提高和停机时间（Downtime）增加的风险。

在整个半导体行业中，针对扇贝纹控制主要存在以下三大类技术方案：

• 博世工艺高速化方案：通过超高速化气体切换周期，直接抑制扇贝纹自身生长的方案。

• 后处理平滑化方案：在博世工艺刻蚀加工完成后，增加侧壁化学处理工艺以去除扇贝纹的方案。

• 非博世／极低温方案：完全不采用刻蚀与沉积的交替循环，而是通过采用其他等离子体模式或极低温环境，从源头上规避扇贝纹产生的方案。

这些方法对降低扇贝纹均有效果，但往往需要特殊的工艺条件和硬件配置，在量产环境下容易在产能吞吐稳定性（Throughput）和设备稼动率（Uptime）方面引发新的挑战。

在大规模量产（HVM：High-Volume Manufacturing）中所追求的并非单纯的极限数值，而是能够长期稳定兼顾“确保器件可靠性水平的扇贝纹控制”与“行业一流的刻蚀速率”的综合实力。

SPP Technologies（SPT）在MEMS硅深刻蚀设备领域占据日本国内90%的市场份额，是当之无愧的行业事实标准。长期在量产线上稳定运行的业绩，代表着其积累的工艺数据并非停留在实验室水平，而是在严苛的HVM量产环境中历练打磨出来的。

该公司的Si DRIE系统“Predeus”与“Proxion”通过高度精细化控制博世工艺中的沉积与刻蚀步骤，同时实现了高垂直度、极小化扇贝纹以及最小化关键尺寸损失（CD Loss）。在保持行业领先刻蚀速率的同时，充分确保了器件的电气与结构可靠性。

此外，除DRIE外，SPT还自主拥有可在低热预算（Thermal Budget）条件下于TSV内部沉积绝缘层和钝化膜的低温PECVD设备（Cetus／Capella）。从扇贝纹最小化的通孔加工，到无孔洞、无裂纹的高品质绝缘膜沉积，SPT能够提供一站式整合解决方案，这是其核心优势所在。

同时，SPT提供从面向研发（R&D）的单腔室结构到最多可搭载4腔室的量产平台等无缝扩展的模块化架构。在研发阶段建立的低扇贝纹、高深宽比工艺配方（Recipe），无需二次调教即可直接平移放大至量产线，从而大幅缩短客户产品上市周期（Time to Market）。

• 博世工艺是DRIE的事实标准，但在原理上必然会产生扇贝纹

• 随着微细TSV与3D封装的普及，扇贝纹控制已升级为核心课题

• 扇贝纹会导致漏电流增加、TSV产生孔洞等多维度的负面影响

• “气体切换高速化”是降低扇贝纹的有效手段，但面临与刻蚀速率的物理权衡

• SPP Technologies凭借MEMS日本国内90%市占率的坚实业绩，以及DRIE＋低温PECVD的一体化整合能力，在量产环境下提供最佳平衡方案